SMIC N+3 Teardown: Wie DUV-Multi-Patterning Intel 18A übertroffen hat

Wer einen Huawei Kirin 9030 in die Hand nimmt, hält eines der lehrreichsten Halbleiterobjekte der jüngeren Vergangenheit: einen Chip, dessen minimaler Metallabstand enger ist als bei Intels Flaggschiff-Node – und das ohne das Lithografiewerkzeug, das die Branche lange für unverzichtbar bei dieser Dichte hielt. Das ist keine Pressemitteilung. Das ist das Ergebnis, das SemiAnalysis dokumentiert hat, als ihr Teardown-Ingenieurbüro den Chip unter das Elektronenmikroskop legte.

Was der Metallabstand wirklich aussagt

Zuerst eine kurze Orientierung zu der Kenngröße, auf die es hier ankommt. Der Metallabstand ist der Mittelpunkt-zu-Mittelpunkt-Abstand zwischen benachbarten Leiterbahnen auf der dichtesten Metallschicht eines Chips. Man kann ihn sich wie die Fahrbahnbreite auf einer Autobahn vorstellen: Je schmaler die Spuren, desto mehr Verkehr lässt sich auf derselben Fläche leiten. Ein engerer Metallabstand bedeutet mehr Transistoren pro Quadratmillimeter, was sich direkt in mehr Rechenleistung oder mehr Cache auf derselben Die-Fläche niederschlägt.

Node-Bezeichnungen wie „5 nm" oder „7 nm" sind Marketingbegriffe, die zum heutigen Zeitpunkt in der Branchengeschichte kaum noch geometrische Aussagekraft haben. Der Metallabstand ist eine der wenigen Messgrößen, die einen echten, direkt vergleichbaren Wert über verschiedene Fertigungsstätten hinweg liefern.

Mit diesem Hintergrundwissen lässt sich die Zahl einordnen, die SemiAnalysis in ihrem Kirin-9030-Teardown veröffentlicht hat: SMICs N+3 weist einen minimalen lokalen Metallabstand von 32,5 nm auf. Intels Panther-Lake-CPUs, gefertigt auf 18A, kommen laut derselben SemiAnalysis-Analyse auf einen minimalen Metallabstand von 36 nm. Das entspricht bei SMIC in dieser spezifischen Dimension einer rund 10 % engeren Struktur, wie das Windows Forum in seiner Zusammenfassung der Teardown-Ergebnisse berichtet.

SemiAnalysis ordnet das Ergebnis klar ein: Die Spitzenzahl stimmt, ist aber unvollständig – sie bezeichnen sie als eine herausgepickte Kenngröße, weil die Dichte auf einer einzelnen Schicht nur eine von mehreren Dimensionen der Prozessqualität ist. Effizienz, Prozesskontrolle und Ausbeute sind die anderen Dimensionen, und dort erzählen die Daten eine komplexere Geschichte.

Der Mehrfachbelichtungsmotor unter der Haube

Hier wird die Prozessengineering-Seite wirklich interessant. EUV-Lithografie, das Werkzeug, auf das TSMC, Samsung und Intel für ihre aggressivsten Nodes setzen, nutzt Licht mit einer Wellenlänge von 13,5 nm, um Strukturen zu belichten – eine dichte Metallschicht lässt sich damit in einer einzigen Belichtung definieren. SMIC verfügt nicht über EUV. Die Foundry arbeitet mit DUV-Immersionsscannern, die mit einer Wellenlänge von 193 nm arbeiten, wie TechPowerUp in ihrer Berichterstattung zum Serienproduktionsmeilenstein von N+3 bestätigt.

Dieser Wellenlängenunterschied ist kein Rundungsfehler: 193 nm sind mehr als vierzehnmal länger als 13,5 nm, und die Wellenlänge bestimmt grundlegend, wie klein eine Struktur ist, die sich in einer einzigen Aufnahme auflösen lässt.

Die ingenieurtechnische Antwort auf diese Einschränkung ist die Mehrfachbelichtung. Eine dichte Schicht wird auf mehrere sequenzielle Belichtungen aufgeteilt, von denen jede einen Teilbereich des endgültigen Musters belichtet; anschließend werden die Ergebnisse ausgerichtet und zusammengeführt. Dr. Robert Castellanos Halbleiter-Newsletter beschreibt die zentrale Herausforderung direkt: Mehr Durchläufe erhöhen die Wahrscheinlichkeit von Ausrichtungsfehlern, die sich als Ausbeuteverlust niederschlagen – mehr Chips fallen durch oder werden in niedrigere Qualitätsstufen eingestuft. Ein engerer Metallabstand verstärkt dieses Risiko, weil dicht geführte Leiterbahnen bei ungenauer Ausrichtung leichter kurzgeschlossen werden oder brechen.

Was SMIC mit N+3 unter Beweis gestellt hat, ist, dass Design-Technology Co-Optimization – kurz DTCO – in Verbindung mit aggressiver DUV-Mehrfachbelichtung einen überraschend großen Teil des Abstands zu EUV allein auf der Dichtedimension schließen kann. Der Preis für dieses ingenieurtechnische Kunststück wird in Prozesskomplexität bezahlt, nicht in der Zahl, die auf dem Node-Label steht.

Was der Teardown über die Prozessqualität verrät

Der SemiAnalysis-Bericht lässt die Metallabstand-Schlagzeile nicht unkontrolliert stehen, und genau diese Präzision macht ihn lesenswert. Die Analyse stellt fest, dass N+3 die Dichte von TSMC N6 durch aggressive DUV-Mehrfachbelichtung und DTCO erreicht, dies aber mit Komplexität, Effizienz und Prozesskontrolle bezahlt. N6 ist nach heutigen Maßstäben kein führender Node; ihn über einen aufwendigeren Prozessweg zu erreichen, ist echter Fortschritt und verdient Anerkennung – sollte aber auch als das verstanden werden, was es ist.

Für Lernende, die Halbleiterprozess-Technologie studieren, ist der Kirin-9030-Teardown eine wertvolle Fallstudie dafür, warum Einzelkennzahlen-Vergleiche in die Irre führen. Ein Chip, der beim minimalen Metallabstand vorne liegt, kann bei der Transistordichte pro Fläche, der Energieeffizienz bei einer bestimmten Taktfrequenz oder der Fertigungsausbeute dennoch zurückliegen. TechPowerUp weist darauf hin, dass SMIC N+3 eine vollständige Generation vor dem älteren N+2-Node liegt – dem 7-nm-Klasse-Prozess, der für Huaweis Ascend-KI-Beschleuniger und Infrastrukturkomponenten verwendet wird – sodass die Entwicklung real ist.

Die Lektion, die der Teardown lehrt: Prozesstechnologie ist ein mehrdimensionales Problem, und jeder Analyst, Student oder Ingenieur, der es auf eine einzige Zahl reduziert, lässt den größten Teil der Geschichte auf dem Tisch liegen.

Warum das für alle relevant ist, die Halbleiter-Engineering lernen

Die SMIC-N+3-Geschichte ist eine praktische Demonstration eines Prinzips, das im Engineering immer wieder auftaucht: Einschränkungen treiben Kreativität an. Wenn der direkte Weg versperrt ist, suchen Ingenieure nach einem anderen – und manchmal offenbart dieser Weg Fähigkeiten, die der konventionelle Ansatz verborgen gehalten hatte. DUV-Mehrfachbelichtung galt weithin als Skalierungssackgasse. Der N+3-Teardown zeigt, dass die Obergrenze bei ausreichenden Investitionen in DTCO und Prozesskontrolle höher liegt, als viele angenommen hatten.

Wer Chip-Design, Prozess-Engineering oder Halbleiterfertigung studiert, sollte den SemiAnalysis-Teardown vollständig lesen. Er zeigt die analytische Disziplin, die ernsthafte Prozessbewertung von reißerischem Schlagzeilen-Jagen unterscheidet: die richtigen Dinge messen, die Ergebnisse berichten und explizit machen, was die Daten nicht beweisen.

Der AEI-Bericht zur Lithografie und Chip-Selbstversorgung bietet nützlichen politischen Kontext dafür, wie diese Fertigungsentscheidungen in die breitere Branchenlandschaft passen.

Das Nächste, worauf es zu achten gilt, ist, ob SMIC die Ausbeute im N+3-Maßstab verbessern kann – denn ein enger Metallabstand, der in geringen Stückzahlen zu hohen Kosten produziert wird, ist ein ingenieurtechnischer Machbarkeitsnachweis. Derselbe Abstand in hohen Stückzahlen zu wettbewerbsfähigen Kosten wäre etwas ganz anderes.