SMIC N+3 Teardown: Cómo el multi-patterning DUV superó al Intel 18A

Toma un Huawei Kirin 9030 y tendrás en tus manos uno de los objetos semiconductores más instructivos de la memoria reciente: un chip que alcanza un pitch metálico mínimo más estrecho que el nodo insignia de Intel, fabricado sin la herramienta de litografía que la industria consideró durante mucho tiempo indispensable a esta densidad. Eso no es una afirmación de un comunicado de prensa. Es lo que SemiAnalysis documentó cuando su laboratorio de ingeniería de desmontaje puso el chip bajo el microscopio electrónico.

Qué te dice realmente el pitch metálico

Antes de los números, una breve orientación sobre la métrica que importa aquí. El pitch metálico es la distancia de centro a centro entre trazos de cableado adyacentes en la capa metálica más densa de un chip. Piénsalo como el ancho de los carriles en una autopista: cuanto más estrechos sean los carriles, más tráfico puedes canalizar por el mismo espacio. Un pitch metálico más estrecho significa más transistores por milímetro cuadrado, lo que se traduce directamente en más capacidad de cómputo o más caché empaquetados en la misma área del die.

Los nombres de nodo como "5 nm" o "7 nm" son etiquetas de marketing que a estas alturas de la historia de la industria tienen casi ningún significado geométrico. El pitch metálico es una de las pocas mediciones que ofrece un número real y comparable entre fábricas.

Con esa base establecida, aquí está la cifra que SemiAnalysis reveló en su desmontaje del Kirin 9030: el SMIC N+3 tiene un pitch metálico local mínimo de 32,5 nm. Los CPUs Intel Panther Lake, fabricados en 18A, tienen un pitch metálico mínimo de 36 nm, según el mismo análisis de SemiAnalysis. Eso es aproximadamente un 10 % más estrecho para SMIC en esta dimensión específica, según informa Windows Forum al resumir los hallazgos del desmontaje.

SemiAnalysis encuadra el resultado con honestidad: el titular es verdadero pero incompleto, describiéndolo como una métrica seleccionada a conveniencia, porque la densidad en una sola capa es solo un eje de la calidad del proceso. La eficiencia, el control del proceso y el rendimiento de fabricación son los otros ejes, y cuentan una historia más complicada.

El motor de multipatronado bajo el capó

Aquí es donde la ingeniería de procesos se vuelve genuinamente interesante. La litografía EUV, la herramienta en la que TSMC, Samsung e Intel confían para sus nodos más agresivos, usa luz de 13,5 nm de longitud de onda para imprimir elementos, y puede definir una capa metálica densa en una sola exposición. SMIC no tiene EUV. La fundición trabaja con escáneres de inmersión DUV, que operan a una longitud de onda de 193 nm, como confirma TechPowerUp en su cobertura del hito de producción en volumen del N+3.

Esa diferencia de longitud de onda no es un error de redondeo: 193 nm es más de catorce veces mayor que 13,5 nm, y la longitud de onda es lo que limita fundamentalmente el tamaño mínimo de un elemento que puedes resolver en una sola exposición.

La respuesta de ingeniería a esta limitación es el multipatronado. Se divide una capa densa en múltiples exposiciones secuenciales, cada una imprimiendo un subconjunto del patrón final, y luego se alinean y combinan. El boletín de semiconductores del Dr. Robert Castellano explica directamente el desafío central: más pasadas aumentan las probabilidades de desalineación, lo que se manifiesta como pérdida de rendimiento de fabricación, lo que significa que más dies fallan o son reclasificados a categorías inferiores. Un pitch metálico más estrecho amplifica ese riesgo porque el cableado apretado se cortocircuita o rompe con más facilidad cuando la alineación es imperfecta.

Lo que SMIC ha demostrado con el N+3 es que la co-optimización de diseño y tecnología, o DTCO por sus siglas en inglés, combinada con un multipatronado DUV agresivo, puede cerrar una cantidad sorprendente de la brecha con EUV en la dimensión de densidad por sí sola. El costo de esa proeza de ingeniería se paga en complejidad del proceso, no en el número impreso en la etiqueta del nodo.

Lo que el desmontaje revela sobre la calidad del proceso

El informe de SemiAnalysis tiene cuidado de no dejar que el titular del pitch metálico quede sin contexto, y esa precisión es exactamente lo que hace que valga la pena estudiarlo. Su análisis concluye que el N+3 alcanza la densidad del TSMC N6 mediante multipatronado DUV agresivo y DTCO, pero lo paga en complejidad, eficiencia y control del proceso. El N6 no es un nodo de vanguardia según los estándares actuales; igualarlo mediante una ruta de proceso más elaborada es un progreso real, y debe reconocerse como tal, al mismo tiempo que se comprende por lo que es.

Para los estudiantes que estudian tecnología de procesos semiconductores, el desmontaje del Kirin 9030 es un caso de estudio valioso sobre por qué las comparaciones de una sola métrica son engañosas. Un chip que gana en pitch metálico mínimo aún puede quedar por detrás en densidad de transistores por área, eficiencia energética a una frecuencia determinada o rendimiento de fabricación. TechPowerUp señala que el SMIC N+3 está una generación completa por delante del nodo N+2 más antiguo, que es el proceso de clase 7 nm utilizado para los aceleradores de IA Ascend de Huawei y los componentes de infraestructura, por lo que la progresión es genuina.

La lección que enseña el desmontaje es que la tecnología de procesos es un problema multidimensional, y cualquier analista, estudiante o ingeniero que la reduzca a un solo número está dejando la mayor parte de la historia sin contar.

Por qué esto importa para quienes estudian ingeniería de semiconductores

La historia del SMIC N+3 es una demostración práctica de un principio que aparece constantemente en la ingeniería: las restricciones impulsan la creatividad. Cuando el camino directo no está disponible, los ingenieros encuentran otra ruta, y a veces esa ruta revela capacidades que el enfoque convencional había ocultado. El multipatronado DUV era ampliamente considerado como un callejón sin salida en el escalado. El desmontaje del N+3 muestra que con una inversión suficiente en DTCO y control del proceso, el techo es más alto de lo que muchos suponían.

Si estás estudiando diseño de chips, ingeniería de procesos o fabricación de semiconductores, el desmontaje de SemiAnalysis vale la pena leerlo completo. Modela la disciplina analítica que separa la evaluación seria de procesos de la búsqueda de titulares: mide las cosas correctas, informa lo que encontraste y sé explícito sobre lo que los datos no demuestran. El informe del AEI sobre litografía y autosuficiencia en chips ofrece un contexto de política útil sobre cómo estas decisiones de fabricación encajan en el panorama más amplio de la industria.

Lo siguiente que hay que observar es si SMIC puede mejorar el rendimiento de fabricación a escala N+3, porque un pitch metálico estrecho que se produce en bajo volumen y alto costo es una prueba de concepto de ingeniería. Ese mismo pitch producido en alto volumen y costo competitivo sería algo completamente diferente.