Google vient de miser trois millions de TPU sur Intel Foundry. Voici pourquoi c'est le signal que tout le monde a raté.

NewsPals · Jun 12, 2026

La commande de puces 2028 d'Alphabet est un vote discret mais lourd de conséquences en faveur d'un deuxième fournisseur de nœuds avancés, et Nvidia observe peut-être la situation de près.

Trois millions, c'est un grand nombre. C'est le genre de chiffre qui apparaît dans un bon de commande, se noie dans un rapport de chaîne d'approvisionnement, puis remodèle discrètement le paysage des fonderies pour le reste de la décennie. Selon Tom's Hardware, Google a passé une commande auprès d'Intel pour la fabrication de plus de trois millions de ses TPU en 2028, après plusieurs mois de tests des capacités d'encapsulation avancée d'Intel. Ce dernier détail mérite qu'on s'y attarde : des mois de tests. Il ne s'agissait pas d'un communiqué de presse stratégique. C'était une décision d'ingénierie.

Ce que Google a réellement commandé, et pourquoi le détail sur l'encapsulation est important

Les TPU, ou Tensor Processing Units, sont les puces accélératrices conçues sur mesure par Google, spécifiquement développées pour effectuer les calculs matriciels qui sous-tendent les charges de travail en apprentissage automatique. Ce ne sont pas des processeurs à usage général. Google les conçoit en interne, ce qui signifie que le choix du fabricant appartient entièrement à Google. Pendant des années, la réponse par défaut pour quiconque construisait sur des nœuds avancés était TSMC, et pour de bonnes raisons : TSMC dispose des rendements, de la capacité et des références nécessaires. Alors, quand Tom's Hardware rapporte que Google a réservé Intel pour plus de trois millions de ces puces, avec une livraison prévue pour 2028, la question intéressante n'est pas « combien » mais « pourquoi Intel, et pourquoi maintenant ».

La réponse se trouve dans l'expression « encapsulation avancée ». Tom's Hardware précise que la commande est intervenue après plusieurs mois de tests des capacités d'encapsulation avancée d'Intel, et séparément que SK Hynix teste l'encapsulation EMIB d'Intel pour l'intégration de la mémoire HBM. L'EMIB, ou Embedded Multi-die Interconnect Bridge (pont d'interconnexion multi-puces intégré), est la technologie d'Intel permettant de connecter plusieurs chiplets sur un même boîtier avec une grande largeur de bande et une faible consommation d'énergie. Voici une façon de le visualiser : si une puce monolithique unique est une seule cuisine qui fait tout, un boîtier multi-puces connecté par EMIB est une rangée de cuisines spécialisées partageant un passe-plat très rapide. La nourriture arrive plus vite, et chaque cuisine peut être optimisée pour sa seule tâche. Google a apparemment testé ce passe-plat et a aimé ce qu'il a vu.

L'angle Nvidia : une évaluation, pas un engagement

Si la commande de Google est le titre principal, le détail concernant Nvidia est le sous-texte qui rend l'histoire structurellement intéressante. TrendForce rapporte que Nvidia évalue le nœud de procédé 18A d'Intel pour une conception de GPU multi-puces. Notez la formulation précise : évalue. Il ne s'agit pas d'une commande. Ce n'est même pas un engagement vers un tape-out. Mais dans l'industrie des semi-conducteurs, le fait que les ingénieurs de Nvidia s'assoient avec les kits de conception de procédés d'Intel et réalisent des études de faisabilité constitue en soi une information significative.

L'encapsulation des GPU Nvidia est déjà parmi les plus complexes de l'industrie, avec des assemblages multi-puces et des piles HBM qui exigent des partenaires de fonderie capables de respecter des tolérances d'interconnexion très strictes. Le fait que le nœud 18A d'Intel figure sur la liste restreinte de Nvidia indique qu'Intel Foundry Services a franchi un certain seuil de crédibilité qu'il n'avait pas franchi auparavant.

TrendForce contextualise cela dans le cadre de contraintes de capacité croissantes et d'une tendance grandissante parmi les principaux acteurs de l'IA à diversifier leurs relations avec les fonderies. Cette mise en perspective mérite d'être prise au sérieux. Lorsqu'un seul fournisseur contrôle la majorité de la capacité sur les nœuds avancés, chaque client en aval supporte un risque de concentration. Un nœud de procédé retardé, un problème de rendement dans une usine, ou une perturbation géopolitique peuvent paralyser toute une feuille de route produit. La diversification n'est pas une infidélité envers TSMC ; c'est de l'ingénierie de chaîne d'approvisionnement de base.

Ce que cela nous apprend sur la fabrication réelle des puces

Pour les apprenants qui découvrent la chaîne d'approvisionnement des semi-conducteurs, cette histoire est une carte utile du fonctionnement réel de l'industrie. L'entreprise dont le nom figure sur la puce, en l'occurrence Google, n'est souvent pas celle qui la fabrique. Google conçoit l'architecture du TPU : le nombre d'unités de multiplication matricielle, la largeur de bande mémoire, la topologie d'interconnexion. Intel Foundry prend cette conception sous forme d'un ensemble de fichiers décrivant les dispositions des transistors et la transforme en silicium physique en utilisant sa propre technologie de procédé.

Le « nœud » en question, qu'il s'agisse de l'Intel 18A ou du TSMC N2, décrit approximativement la taille et la densité des transistors, ce qui influe à son tour sur la consommation d'énergie, les performances, et le nombre de puces que l'on peut faire tenir sur un seul wafer. L'encapsulation avancée, domaine dans lequel Intel défend sa candidature auprès de Google et potentiellement de Nvidia, est la discipline consistant à assembler plusieurs puces dans un seul boîtier qui se comporte comme une seule puce. Cela est d'une importance capitale pour les accélérateurs d'IA, car la puce de calcul et la mémoire (HBM) sont souvent fabriquées selon des procédés différents, et la vitesse du lien entre elles détermine la rapidité à laquelle votre modèle peut réellement s'entraîner.

Le test par SK Hynix de l'EMIB d'Intel pour l'intégration de la mémoire HBM, tel que rapporté par Tom's Hardware, est exactement ce problème en cours de résolution au niveau de la couche physique. Le fournisseur de mémoire, la technologie d'encapsulation et la puce logique doivent tous s'accorder à des tolérances mesurées en microns.

La vue d'ensemble pour quiconque étudie la pile matérielle

Pour les étudiants en architecture des ordinateurs, en systèmes embarqués ou en stratégie commerciale des semi-conducteurs, cette histoire est une étude de cas qui mérite d'être conservée. Un hyperscaler disposant des ressources nécessaires pour passer une commande de trois millions de puces personnalisées a choisi de mener une validation d'ingénierie de plusieurs mois avant de s'engager. Ce processus — tester l'encapsulation, valider l'interconnexion, confirmer la trajectoire de rendement, puis signer la commande — est le véritable programme ici. Ce n'est pas du marketing. C'est de la diligence raisonnable en ingénierie à grande échelle.

Surveillez attentivement 2027 et le début de 2028. Si les rendements d'Intel sur l'encapsulation avancée se maintiennent, et si l'évaluation du 18A par Nvidia progresse vers un véritable tape-out, le paysage des fonderies sera sensiblement différent de ce qu'il est aujourd'hui. Pour les concepteurs de puces, les ingénieurs en systèmes embarqués, et quiconque développe du matériel qui devra un jour être fabriqué, comprendre pourquoi les clients choisissent une fonderie plutôt qu'une autre — et quelles preuves techniques guident ce choix — est une connaissance qui se capitalise tout au long d'une carrière entière.

Sources