Flash haute bande passante G1.5 : analyse de SK hynix Sandisk
Points clés
- Évaluez les systèmes d’inférence IA selon la hiérarchisation de la mémoire, et pas seulement selon les spécifications des accélérateurs.
- Surveillez la prise en charge d’UCIe et le placement logiciel avant de considérer les affirmations sur le HBF comme des gains déployables.
- Considérez le HBF comme un complément possible à la HBM lorsque la capacité et l’efficacité comptent le plus.
À la FMS 2026, la HBF ressemblait moins à un stockage plus rapide qu’à un nouvel échelon dans l’échelle de la mémoire pour l’IA.
Lors du FMS 2026, HBF ressemblait moins à un stockage plus rapide qu’à un nouvel échelon dans l’échelle de la mémoire pour l’IA.
La partie intéressante du matériel d’IA à FMS 2026 n’était pas une nouvelle photo glamour d’accélérateur. C’était la mémoire flash qui essayait de se faufiler par l’entrée de service en portant un badge de mémoire. Cela ressemble à une petite fraude administrative, jusqu’à ce que vous remarquiez les noms sur le registre : SK hynix, Sandisk, UCIe, OCP, et un niveau de mémoire appelé G1.5. L’ancienne hiérarchie était assez simple à expliquer avec une mauvaise analogie de restaurant : la DRAM est le comptoir, la flash est la réserve, et le GPU est le cuisinier affamé qui crie pour obtenir des ingrédients. La High Bandwidth Flash pose une question un peu insolente. Et si la réserve se rapprochait assez du grill pour que le cuisinier arrête d’attendre ?
La pile que
SK hynix a dessinée dans les marges Selon Thomas Coughlin chez Forbes, SK hynix et Sandisk ont profité de la conférence FMS 2026 pour présenter des travaux sur la High Bandwidth Flash destinés à l’inférence IA, et pas seulement au débit de stockage ordinaire. Le point important était le langage de niveaux utilisé par SK hynix : G0.5 pour la DRAM empilée en 3D, G1.5 pour la HBF, et G2.5 pour la mémoire mutualisée CXL, le tout décrit par Forbes comme faisant partie d’un effort pour optimiser les performances des xPU. Ce n’est pas du confetti marketing. C’est une carte des endroits où le mur de la mémoire commence à se fissurer.
La propre newsroom de SK hynix a indiqué que l’entreprise et Sandisk avaient publié le premier standard HBF ouvert via l’OCP, avec une capacité allant jusqu’à 512 Go, une bande passante allant jusqu’à 3 To/s, et la prise en charge d’UCIe. Cette combinaison est révélatrice. On ne demande plus simplement à la flash de rester poliment derrière un contrôleur de stockage ; on l’invite dans la conversation puce à puce, là où se produisent les attentes coûteuses.
La spécification enfouie n’est pas
la capacité, c’est la localité Forbes rapporte que la première spécification HBF couvre des capacités allant jusqu’à 512 Go et des bandes passantes de 0,4 To/s à 3,0 To/s, en utilisant l’interconnexion UCIe. Le chiffre de capacité est le bijou brillant dans la vitrine, mais l’interconnexion est le conducteur de fuite. UCIe compte parce qu’il présente la HBF moins comme un SSD lointain que comme un niveau de mémoire voisin, assez proche pour changer la manière dont les systèmes d’inférence sont provisionnés.
Pourquoi devriez-vous vous en soucier si vous construisez ou achetez une infrastructure IA ? Parce que le coût de l’inférence dépend souvent du temps que les accélérateurs passent à faire un travail utile, plutôt qu’à attendre que les octets arrivent avec une toute petite valise et une mauvaise humeur. Forbes a également rapporté que la HBF avait démontré une efficacité GPU 2 fois supérieure en inférence IA par rapport à la HBM. Considérez cela comme une affirmation à surveiller au moyen de tests systèmes indépendants, mais cela explique pourquoi les idées de mémoire de classe stockage reviennent discrètement dans la pile IA avec de nouvelles chaussures.
Sandisk apporte de la
NAND dans un duel au couteau avec la DRAM The Elec a rapporté que Sandisk avait annoncé le 6 août qu’elle présenterait à FMS 2026 des technologies NAND axées sur l’IA, dont la HBF. Forbes ajoute une couche de démontage plus intéressante : Sandisk a présenté ses technologies NAND BiCS8 et BiCS10 et a positionné la HBF comme un stockage non volatil à haute capacité et hautes performances, capable de compléter ou de remplacer la HBM dans certains rôles. C’est une mission audacieuse pour la flash, qui a historiquement été traitée comme la mule patiente du centre de données.
SK hynix a également déclaré que sa NAND 4D à 375 couches est 2,5 fois plus économe en énergie. L’efficacité énergétique, c’est le moment où le tableur cesse d’être ennuyeux et commence à chuchoter à l’oreille du directeur financier. Si la flash peut fournir un grand niveau de mémoire proche sans transformer la carte en presse à panini, alors les conceptions de service de modèles gagnent un nouveau bouton à tourner, au-delà du simple achat de davantage de HBM.
Le GPU ne veut pas de chaperon
Chris Mellor, chez Blocks & Files, a capté la même ambiance architecturale depuis une autre allée de FMS, en rapportant que DDN et Nvidia testent un moyen pour que le GPU demande lui-même les données au lieu de demander d’abord au CPU de les récupérer. Blocks & Files a indiqué que l’approche utilise l’architecture SCADA de Nvidia avec la plateforme Infinia de DDN, avec pour objectif de supprimer une étape et de réduire le temps d’inactivité. Tuyauterie différente, même leçon : l’industrie s’attaque au temps mort entre la demande de l’accélérateur et l’arrivée des données.
Parlons de ce qu’ils n’ont pas eu besoin de mettre dans une diapositive de keynote. La hiérarchie mémoire ressemble de moins en moins à un immeuble bien ordonné, et de plus en plus à un braquage de casino, avec chaque niveau qui essaie de se rapprocher du coffre avant que l’alarme ne se déclenche. La HBM reste la table premium. La HBF est le complice suspectement bien habillé qui offre capacité et bande passante à un endroit où la flash n’avait normalement pas le droit de se tenir.
Ce qu’il faut surveiller après FMS
Forbes présente la HBF comme un possible complément ou remplacement de la HBM en inférence IA, tandis que SK hynix place G1.5 entre la DRAM empilée en 3D et la mémoire mutualisée CXL. Cette position intermédiaire est toute l’histoire. Elle suggère que les futurs serveurs d’inférence pourraient être jugés moins sur leur puissance de calcul maximale seule, et davantage sur leur capacité à organiser intelligemment les données entre HBM, HBF, DRAM et mémoire mutualisée.
Pour les lecteurs, le geste pratique est simple : surveillez la pile logicielle, pas seulement les photos du boîtier. Si les frameworks, les environnements d’exécution et les fournisseurs de systèmes peuvent placer les bonnes données d’inférence dans le bon niveau, la HBF devient une ingénierie utile. S’ils ne le peuvent pas, elle devient une autre excellente fiche technique à la recherche d’une charge de travail. Et oui, surveillez les températures, car l’étranglement thermique est l’endroit où les élégants schémas de mémoire viennent vous trahir.
