Intel 18A: Panther Lake liefert BSPDN, GAA, Foveros-S

Ein Chip-Teardown ist der Moment, in dem Spannung aufhört, ein Versprechen zu sein, und anfängt, Fingerabdrücke zu hinterlassen. Intel spricht seit Jahren über ein Fertigungs-Comeback, aber Panther Lake gibt uns etwas Besseres als eine Roadmap-Folie: handfeste Beweise. SemiAnalysis hat Intels neuesten Consumer-Chip geöffnet und Intel 18A nicht als Slogan gefunden, sondern als Transistoren, Verdrahtung, Carrier-Bonding und Packaging-Entscheidungen, die man Schicht für Schicht untersuchen kann. Für alle, denen Silizium wichtiger ist als Bühnenbeleuchtung, ist genau das der interessante Teil.

Das echte Silizium, nicht die Folie

SemiAnalysis sagt, Panther Lake bringe die erste kommerzielle Umsetzung von Backside Power Delivery, kurz BSPDN, führe Intels erste Gate-All-Around-Transistoren ein und zeige Foveros-S-Assembly. Das ist das ganze Drei-Akte-Stück: die Stromversorgung hinter den Wafer verlegen, das Gate mit RibbonFETs um den Kanal herumführen und die daraus entstehenden Tiles zu einem Package zusammensetzen, das tatsächlich ausgeliefert werden kann. Gate-All-Around ist nicht einfach nur ein hübscherer Transistor-Querschnitt, sondern ein Steuerungskonzept – als würde man dem Gate einen festen Griff um den Kanal geben, statt es höflich von der anderen Seite des Raums darum bitten zu lassen.

SemiAnalysis sagt, der Teardown verfolge Intel 18A von Vier-Schicht-RibbonFETs und Gate-Stacks über Kontakte, Frontside- und Backside-Verdrahtung bis hin zum gebondeten Carrier. Das ist wichtig, denn genau diese Teile trennen einen echten Prozess von einem Diagramm in einer Keynote. Wenn das alte Frontside-Stromnetz ein überfüllter Versorgungsgang war, in dem Signal- und Stromverkehr gleichzeitig unterwegs waren, dann ist Backside Power der geheime Lastenaufzug: Er bringt Strom dorthin, wo er hinmuss, und schafft oben Platz für Signale.

@title Was SemiAnalysis in 18A nachverfolgt hat
@source Intel Panther Lake Teardown 18A BSPD GAAFET SemiAnalysis STEEL

  Foveros-S assembly
        │
  Bonded carrier
        │
  Backside wiring
        │
  Frontside wiring
        │
  Contacts
        │
  Gate stacks
        │
  RibbonFETs

@caption SemiAnalysis verfolgte Intel 18A von der Transistorstruktur über die Verdrahtung bis zur Package-Assembly.

Die Dichtezahl mit Biss

TechPowerUp berichtet in seiner Zusammenfassung des SemiAnalysis-Teardowns, dass Panther Lakes 18A-Compute-Logik eine ähnliche Dichte erreicht wie die TSMC-N3E-Logik, die im 12-Kern-Xe3-GPU-Tile verwendet wird. Außerdem heißt es, SemiAnalysis habe 18A mit einem Modell repräsentativer Zellen etwa 18,6 Prozent dichter eingeordnet als Intel-3-GPU-Logik. Das ist ein bedeutender Fortschritt, weil Intel die Transistorarchitektur und die Stromversorgung geändert und trotzdem einen kommerziellen Consumer-Chip auf den Markt gebracht hat – ein bisschen so, als würde man die Leitungen und das Fundament eines Wohnkomplexes neu bauen, während schon Mieter einziehen.

Der Vorbehalt ist der Teil, den man sich an die Laborbank kleben sollte. TechPowerUp sagt, SemiAnalysis habe festgestellt, dass Intel 18A bei der Spitzen-Dichte nicht vor TSMC N3P, TSMC N2 oder Samsung SF2 liegt. SemiAnalysis weist außerdem darauf hin, dass die Dichte eines ganzen Dies von Zellmix und Platzierung abhängt. Das ist die höfliche Halbleiter-Art zu sagen, dass eine einzelne Zahl wunderschön lügen kann, wenn man sie allein stehen lässt.

Das Package erzählt die Comeback-Geschichte

Remios Bericht über den SemiAnalysis-Report macht den größeren Punkt deutlich: Panther Lake zeigt, dass Intel Gate-All-Around-Transistoren und Backside Power Delivery im kommerziellen Maßstab fertigen kann, aber es beweist nicht, dass Intel jede führende Komponente selbst liefert. Remio merkt an, dass Panther Lake weiterhin Intel- und TSMC-Fertigung kombiniert, mit einem High-End-Grafik-Tile auf TSMC N3E und einem I/O-Tile auf dem älteren TSMC-N6-Prozess. Diese hybride Realität ist kein Scheitern, sondern der moderne Chiplet-Handel: Nutze die passende Fab für das passende Tile und bringe dann das Package dazu, sich wie ein einziges Produkt zu verhalten.

Hier hört Foveros-S auf, Packaging-Kleinkram zu sein, und wird zur Systemarchitektur. Das Compute-Tile kann Intel 18A sein, das Grafik-Tile kann von TSMC N3E kommen und das I/O-Tile kann auf einem anderen Prozess laufen, aber der Kunde erlebt das Package, nicht die Beschaffungstabelle. Gutes Packaging ist der stille Fluchtfahrer moderner Siliziumtechnik: Wenn es seine Arbeit macht, reden alle über die Kerne, und niemand fragt, wie die Tiles gemeinsam aus dem Physik-Lager entkommen sind.

Was in der Keynote nicht erwähnt wurde

SemiAnalysis beschreibt Panther Lake als Wechsel von Roadmap-Versprechen zu ausgeliefertem Silizium, sagt aber auch, dass die Materialentscheidungen Kapazität, thermischen Widerstand und Prozesskomplexität erhöhen, während sie die Gate-Kontrolle verbessern und den Widerstand senken. Das ist die Kompromiss-Schublade, in der die echte Ingenieursarbeit steckt. Backside Power kann beim Routing und beim Widerstand helfen, aber jeder zusätzliche Integrationsschritt ist ein weiterer Ort, an dem Ausbeute, Wärme und Zuverlässigkeit ihren Tribut fordern können.

Die richtige Lesart ist also weder Siegesrunde noch Untergangsdiagramm. Panther Lake macht Intel 18A auf die einzige Weise real, die zählt: in einem kommerziellen Chip, den Analysten aufschneiden und messen können. Als Nächstes sollte man nicht darauf achten, ob Intel 18A noch einmal mit mehr Selbstvertrauen aussprechen kann, sondern ob künftige Produkte eine breitere Nutzung des Nodes zeigen, bessere Dichte über ganze Dies hinweg erreichen und ein Packaging bieten, das verhindert, dass die Thermik einen kleinen Putsch unter deiner Tastatur anzettelt.