Qualcomm Huawei LogicFolding: Kirin 9050 Pro Teardown

Das Spannende an einem Teardown ist: Marketing kann nicht mit einem Mikroskop verhandeln. Man kann etwas gestapelte Logik nennen, aber sobald die Die-Aufnahmen auf der Werkbank liegen, beginnt das Silizium, seine eigene Geschichte zu erzählen. Beim Kirin 9050 Pro ist diese Geschichte nicht einfach zwei Rechenplatten im Trenchcoat. Es ist ein viel interessanterer Coup mit Cache, I/O, Bonding, Patenten und der uralten Ingenieurskunst, Elektronen den kürzeren Flur nehmen zu lassen.

Der Deal macht Packaging zu geistigem Eigentum

TechTimes berichtete, dass Qualcomm Huaweis LogicFolding-Patente für die Chipfertigung lizenziert hat, als Teil einer mehrjährigen Cross-License-Vereinbarung zu 5G, künstlicher Intelligenz, Computing- und Netzwerktechnologien. Tom’s Hardware berichtete unter Berufung auf Bloomberg, dass der Deal Huawei-Patente hinter LogicFolding umfasst, merkte aber an, dass keine der beiden Unternehmensankündigungen konkrete Patente, LogicFolding oder einen Chip nannte, der es nutzt. Diese kleine Auslassung ist wichtig, denn die geschäftliche Papierspur tanzt höflich einen juristischen Walzer, während der Teardown auf dem Parkplatz Liegestütze macht.

Tom’s Hardware berichtet, dass der Kirin 9050 Pro bereits LogicFolding nutzt und dass die Methode nahezu jeden Block auf zwei gebondete Dies aufteilt. Derselbe Bericht sagt, Teardown-Bilder zeigten, dass der untere Die größtenteils Cache und I/O enthält. Das ist die versteckte Spezifikation mit Biss, denn sie macht die lockere Vorstellung komplizierter, dass jeder gestapelte Die einfach ein zweiter Rechenmotor ist, der unter den ersten geschraubt wurde.

@title Kirin-9050-Pro-Stack
@source Tom's Hardware

  Kirin 9050 Pro
        │
  LogicFolding
        │
  Two bonded dies
        │
  Lower die
        │
  Mostly cache I O

@caption Der Teardown deutet auf einen Stack hin, bei dem der untere Die nicht hauptsächlich für Berechnungen zuständig ist.

Der Teardown ist der nützliche Teil

Tom’s Hardware berichtet, dass der Kirin 9050 Pro im Huawei Mate XT 2 Tri-Fold-Smartphone verwendet wird, das am 7. September vorgestellt wurde. Die wichtige Hardware-Lektion ist nicht die Form des Telefons, so erfreulich Origami aus faltbarem Glas auch sein mag. Es geht darum, wo die Arbeit im Package platziert wird: Cache und I/O auf dem unteren Die können dafür sorgen, dass sich der Stack weniger wie ein zweistöckiges CPU-Apartment verhält und mehr wie ein Lastenaufzug für Daten.

Stell dir einen klassischen Chip-Grundriss wie ein weitläufiges Flughafenterminal vor, in dem jedes Signal einen Rollkoffer zwischen weit entfernten Gates hinter sich herzieht. LogicFolding, wie von Tom’s Hardware beschrieben, zielt auf schnellere Datenübertragung als Umweg für Chinas fehlenden Zugang zu EUV-Lithografiemaschinen. Wenn man nicht jeden Flur mit den neuesten Lithografiewerkzeugen schrumpfen kann, kann man den Plan so falten, dass die Räume, die ständig miteinander sprechen, näher beieinander liegen. Das ist keine Magie, sondern saubere Interconnect-Arbeit, also der wenig glamouröse Grund, warum sich viele Chips schnell anfühlen oder eben nicht.

Cache und I/O sind keine Nebenfiguren

Tom’s Hardware sagt, der untere Die scheine größtenteils aus Cache und I/O zu bestehen, und genau hier wird der Ausdruck gestapelte Logik rutschig. Cache ist nicht einfach nur Speicher im langweiligen Lagerhaus-Sinn. Er ist die Snackschublade, Passstelle und Notfall-Überholspur des Chips, denn häufig genutzte Daten in der Nähe zu halten, kann verhindern, dass die Rechenblöcke warten müssen wie ein Sportwagen hinter einem Festwagen.

I/O ist genauso wichtig, denn moderne Prozessoren verbringen einen unverschämt großen Teil ihres Lebens damit, Bits zu bewegen, statt heldenhafte Arithmetik zu leisten. Ein Stack, der I/O und Cache in die richtige vertikale Nachbarschaft bringt, kann den Schmerz langer Signalwege verringern. Deshalb ist der Teardown nützlicher als ein Slogan: Er zeigt Partitionierung, nicht nur Stapelung. Der Ingenieurstrick besteht darin zu entscheiden, was nach oben gehört, was nach unten gehört und wie man verhindert, dass Hitze das ganze Sandwich in ein bedauerliches Panini verwandelt.

Was sie in der Keynote nicht erwähnt haben

Tom’s Hardware hatte zuvor berichtet, dass Huawei LogicFolding und sein Tau Scaling Law auf der IEEE ISCAS 2026 in Shanghai vorgestellt hat, mit dem Ziel einer Transistordichte der 1,4-nm-Klasse bis 2031 und einer behaupteten Steigerung der Transistordichte um 55 Prozent. Das sind große Roadmap-Aussagen, aber der Teardown des Kirin 9050 Pro ist das handfestere Beweisstück, weil er uns physische Hinweise liefert, über die wir streiten können. Ein Patentportfolio ist eine Karte, eine Keynote ist eine geführte Tour, und ein Die-Foto ist jemand, der mit einer Taschenlampe die Wartungsklappe öffnet.

Darunter bildet sich auch eine Tooling-Geschichte. Tom’s Hardware berichtete, dass die School of Integrated Circuits der Peking University ein Prototyp-EDA-Tool vorgestellt hat, das auf LogicFolding zugeschnitten ist und einen echten 3D-Ansatz nutzt, der einen mehrschichtigen Chip als eine einzige vertikale Struktur optimiert. In frühen Tests mit Open-Source-Schaltungsdesigns meldete die Universität eine Verringerung der gesamten internen Leitungslänge um 30 Prozent sowie Verbesserungen bei Leistung und Wärmemanagement im Vergleich zu herkömmlichen EDA-Workflows. Das ist die Software-Seite des Coups: Bevor man die Tresore stapelt, braucht man einen Bauplan, der weiß, dass das Gebäude mehr als ein Stockwerk hat.

Worauf Chip-Beobachter als Nächstes achten sollten

Tom’s Hardware berichtet, dass der Deal zwischen Qualcomm und Huawei noch genehmigt werden muss und dass Qualcomm außerdem bestimmte Huawei-Patente in den USA aus den Bereichen Computing, KI, Networking und anderen Technologien kaufen will. TechTimes berichtete, dass Huawei erwartet, dass der Gesamtwert seiner Patentlizenzvereinbarungen, einschließlich des Qualcomm-Deals, laut einem von Bloomberg zitierten Unternehmenssprecher 6,9 Milliarden US-Dollar übersteigen wird. Achte auf die Genehmigungen, auf Patentoffenlegungen, falls sie öffentlich werden, und vor allem auf den nächsten Teardown, denn Packaging-Behauptungen werden erst dann zu Ingenieurslektionen, wenn wir sehen können, wo die Drähte, der Cache und die I/O tatsächlich gelandet sind.

Die praktische Erkenntnis ist einfach: Gestapelte Logik bedeutet nicht automatisch gestapelte Rechenleistung. Sie kann klügere Partitionierung, kürzere Wege und ein Package bedeuten, das Datenbewegung als Hauptereignis behandelt und nicht als Sanitäranlage, die niemand fotografiert. Für Entwickler, Analysten und alle, die eine gute Mikroskop-Enthüllung mögen, lautet die nächste Frage nicht nur, wer Dies stapelt. Sondern wer die richtigen Blöcke an den richtigen Stellen stapelt und dann verhindert, dass die thermische Rechnung wie ein Verrat eintrifft.